Laporan Akhir 2 M2

1. Jurnal[Kembali]

2. Alat dan bahan[Kembali]

    A. Alat dan Bahan (Modul De Lorenzo)

        

        1. Jumper

Gambar 1. Jumper

            2. Panel DL 2203D 

            3. Panel DL 2203C 

            4. Panel DL 2203S

Gambar 2. Modul De Lorenzo

      

    B. Alat dan Bahan (Proteus)

        1. IC 74LS112 (JK filp flop)

     

            2. Power DC

Gambar 4 Power DC

           3. Switch (SW-SPDT)

Gambar 5 Switch

          4.  Logicprobe atau LED

Gambar 6 Logic Probe

3. Rangkaian Simulasi[Kembali]

Gambar 7 Rangkaian pada Modul De Lorenzo

4. Prinsip Kerja[Kembali]

        Pada percobaan ini menggunakan IC 74LS112 yang merupakan jenis dari IC J-K Flip Flop. Dalam hal ini, kaki R (reset) dihubungkan ke B0  deangan inputan berupa 1, kaki S (set ) dihubungkan ke B1 dengan inputannya adalah 0 , kaki J dan K sama sama dihubungkan ke VCC, kemudian untuk kaki clk dihubungkan ke B2 dengan inputan 1. Untuk output sendiri yaitu untuk Q dihubungkan ke H7 dan untuk H6 dihubungkan ke 0. Apabila disimulasikan maka untuk ouput yang dihasilkan adalah Q bernilai 1 dan Q' bernilai 0. Hal ini disebabkan karena clk bersifat aktif low, dimana ia akan aktif saat berlogika 0. Karena pada kaki S (set), input yang diberikan adalah 0, maka akan mampu mengktifkan rangkaian yang bekerja pada kondisi aktif low, sehingga output yang dihasilkan berlogika 1. Pada percobaan ini, juga divariasikan beberapa keadaan.

5. Video Percobaan[Kembali]

6. Analisis[Kembali]

1) Apa yang terjadi jika B1 diganti clock pada kondisi 2!

 Jawab:

   Saat B1 digantikan dengan clock maka output pada H7 akan menjadi toggle

2) Apakah Ada pengembangan terbaru dari T Flip-Flop? Jika Ada, sebutkan dan jelaskan. 

Jawab:

    Tidak ada, karena sebelum menjadi T flipflop merupakan pengembangan dariJK flipflop jadi yang ada pengembangannya sampai sekarang hanya JK flipflop yaitu menghasilkan T flipflop

3. Bagaimana proses pengolahan data saat kondisi toggle?

Jawab:

   Kondisi toggle pada JK flip-flop terjadi ketika kedua input J dan K diberikan nilai logika 1 secara bersamaan. Proses pengolahan data saat kondisi toggle terjadi di JK flip-flop adalah

Pada kondisi awal, ketika flip-flop berada dalam keadaan stabil, output Q memiliki nilai 0, sedangkan output negasi Q' memiliki nilai 1. Ketika input J dan K bernilai 1 secara bersamaan, terjadi kondisi toggle. Selama kondisi toggle, output saat ini (Q) akan menjadi input untuk keadaan berikutnya. Jika pada saat toggle output Q memiliki nilai 0, maka pada keadaan berikutnya Q akan berubah menjadi 1. Sebaliknya, jika output Q pada saat toggle memiliki nilai 1, maka pada keadaan berikutnya Q akan berubah menjadi 0. Output Q' selalu merupakan kebalikan dari output Q. Kondisi toggle akan berlanjut pada setiap siklus clock berikutnya, kecuali jika input J dan K berubah menjadi 0 secara bersamaan. Proses toggle ini akan terus berulang secara terus-menerus sampai ada perubahan pada input J atau K, atau terjadi perubahan pada sinyal clock.

7. Download[Kembali]

• HTML klik disini
• Simulasi Proteus klik disini
• Video Percobaan klik disini
• Datasheet IC 74LS112 klik disini
• Datasheet Switch klik disini