LAPORAN AKHIR 1 FLIP-FLOP
2. Alat dan bahan[Kembali]
A. Alat dan Bahan (Modul De Lorenzo)
1. Jumper
Gambar 1. Jumper
2. Panel DL 2203D
3. Panel DL 2203C
4. Panel DL 2203S
Gambar 2. Modul De Lorenzo
B. Alat dan Bahan (Proteus)
1. IC 74LS112 (JK filp flop)
 |
| Gambar 3. IC 74LS112 |
2. IC 7474 (D Flip Flop)
 |
| Gambar 4. IC 7474 |
3. Power DC
Gambar 5. Power DC
4. Switch (SW-SPDT)
Gambar 6. Switch
5. Logicprobe atau LED
Gambar 7. Logic Probe
3. Rangkaian Simulasi[Kembali]
 |
| Gambar 8 Rangkaian Pada Modul De Lorenzo |
 |
| Gambar 9 Rangkaian pada Proteus |
4. Prinsip Kerja[Kembali]
Terdapat penggunaan dua jenis IC, yaitu IC 74LS112 (J-K Flip-Flop) dan IC 7474 (D Flip-Flop). Adapun konfigurasi input dan output dari kedua IC tersebut adalah
IC 74LS112 (J-K Flip-Flop):
- Kaki R (reset) dihubungkan ke B0.
- Kaki S (set) dihubungkan ke B1.
- Kaki J dihubungkan ke B2.
- Kaki clk dihubungkan ke B3.
- Kaki K dihubungkan ke B4
- Output Q dihubungkan ke H7.
- Output Q' (komplemen dari Q) dihubungkan ke H6.
IC 7474 (D Flip-Flop):
- Kaki D dihubungkan ke B5 .
- Kaki clk dihubungkan ke B6.
- Output Q dihubungkan ke H4.
- Output Q' dihubungkan ke H3.
J-K Flip-Flop pada IC 74LS112 bekerja berdasarkan prinsip logika J-K gate yang terdiri dari input J (set) dan K (reset), serta input clock (clk) dan reset (R). Saat clock (clk) berada pada logika 1, jika reset (R) bernilai 1, maka output Q dan Q' akan secara langsung menjadi 0 tanpa memperhatikan input J dan K. Namun, jika reset (R) bernilai 0, maka prinsip kerja J-K Flip-Flop akan berlaku. Ketika clock (clk) berubah menjadi logika 0, output Q dan Q' akan tetap pada nilai sebelumnya (keadaan memori) tanpa dipengaruhi oleh input J dan K. Namun, ketika clock (clk) berubah kembali menjadi logika 1, perubahan output Q dan Q' tergantung pada keadaan sebelumnya dan kondisi input J dan K. Jika J dan K bernilai 0, output Q dan Q' akan tetap pada nilai sebelumnya. Jika J dan K bernilai 1, output Q dan Q' akan berubah sesuai dengan keadaan sebelumnya, yaitu jika sebelumnya Q=0, maka Q dan Q' akan menjadi 1, dan jika sebelumnya Q=1, maka Q dan Q' akan menjadi 0. Selain itu, jika J=1 dan K=0, maka Q akan menjadi 1 dan Q' menjadi 0 (set), serta jika J=0 dan K=1, Q akan menjadi 0 dan Q' menjadi 1 (reset). Namun, jika J=1 dan K=1 , keadaan output Q dan Q' akan menjadi tidak stabil( kondisi toggle). Prinsip kerja J-K Flip-Flop pada IC 74LS112 memungkinkan terjadinya fungsi set, reset, dan toggle berdasarkan perubahan input saat clock (clk) aktif.
Dalam rangkaian IC 7474, prinsip kerja D Flip-Flop mengikuti aturan penyimpanan dan pembaruan data saat terjadi perubahan clock (clk). Saat clock berada pada keadaan logika 1, input data (D) akan terbaca dan disimpan pada output Q dan Q'. Ketika input data (D) bernilai 0 pada saat clock aktif, maka output Q akan menjadi 0 sementara Q' akan menjadi 1.Pada konfigurasi yang telah dijelaskan sebelumnya, input data (D) dihubungkan ke B5 dengan nilai 0, sementara clock (clk) dihubungkan ke B6 dengan nilai 1. Ketika clock (clk) aktif dan mengalami perubahan dari 0 ke 1, nilai input data (D) akan terbaca dan tersimpan pada output Q dan Q'. Dalam hal ini, output Q akan memiliki nilai 0 sedangkan Q' akan memiliki nilai 1. Dengan prinsip kerja tersebut, D Flip-Flop pada IC 7474 memungkinkan penyimpanan dan pembaruan data sesuai dengan perubahan clock (clk). Output Q dan Q' akan mengikuti nilai input data (D) pada saat clock aktif, memberikan kemampuan untuk mengingat dan memperbarui data yang disimpan di dalam flip-flop.
6. Analisis[Kembali]1) Bagaimana jika B0 dan B1 sama- sama diberi logika 0, apa yang terjadi pada rangakaian?
Jawab :
Jika B0 dan B1 berlogika 0, rangkaian akan tetap berjalan dan menghasilkan H7 (Q) = 0 H6(Q")= 1.
2. Bagaimana jika B3 diputuskan/tidak dibubungkan pada rangkaian apa yang terjadi pada rangkaian?
Jawab :
Jika B3 diputuskan rangkaian akan tetap berjalan karena sektor B3 berkondisi dont care jika B3 hilang B0= 1 B1= 1 maka Q=1 dan (Q")= 0
3) Bagaimana pengaruh pin R S pada JK dan D Flip-Flop?
Jawab :
Pengarh pin RS pada JK dan D flipflop pada kedua flipflop pin tersebut dibuat sebagai gerbang not
7. Download[Kembali]
- HTML klik disini
- Simulasi Proteus klik disini
- Video Percobaan klik disini
- Datasheet IC 74LS112 (J-K Flip Flop) klik disini
- Datasheet IC 7474 (D Flip Flop) klik disini
- Datasheet Switch klik disini
1. Jurnal[Kembali]
2. Alat dan bahan[Kembali]
A. Alat dan Bahan (Modul De Lorenzo)
1. Jumper
Gambar 1. Jumper
2. Panel DL 2203D
3. Panel DL 2203C
4. Panel DL 2203S
Gambar 2. Modul De Lorenzo
B. Alat dan Bahan (Proteus)
1. IC 74LS112 (JK filp flop)
2. Power DC
3. Rangkaian Simulasi[Kembali]
 |
| Gambar 7 Rangkaian pada Modul De Lorenzo |
4. Prinsip Kerja[Kembali]
Pada percobaan ini menggunakan IC 74LS112 yang merupakan jenis dari IC J-K Flip Flop. Dalam hal ini, kaki R (reset) dihubungkan ke B0 deangan inputan berupa 1, kaki S (set ) dihubungkan ke B1 dengan inputannya adalah 0 , kaki J dan K sama sama dihubungkan ke VCC, kemudian untuk kaki clk dihubungkan ke B2 dengan inputan 1. Untuk output sendiri yaitu untuk Q dihubungkan ke H7 dan untuk H6 dihubungkan ke 0. Apabila disimulasikan maka untuk ouput yang dihasilkan adalah Q bernilai 1 dan Q' bernilai 0. Hal ini disebabkan karena clk bersifat aktif low, dimana ia akan aktif saat berlogika 0. Karena pada kaki S (set), input yang diberikan adalah 0, maka akan mampu mengktifkan rangkaian yang bekerja pada kondisi aktif low, sehingga output yang dihasilkan berlogika 1. Pada percobaan ini, juga divariasikan beberapa keadaan.
6. Analisis[Kembali]1) Apa yang terjadi jika B1 diganti clock pada kondisi 2!
Jawab:
Saat B1 digantikan dengan clock maka output pada H7 akan menjadi toggle
2) Apakah Ada pengembangan terbaru dari T Flip-Flop? Jika Ada, sebutkan dan jelaskan.
Jawab:
Tidak ada, karena sebelum menjadi T flipflop merupakan pengembangan dariJK flipflop jadi yang ada pengembangannya sampai sekarang hanya JK flipflop yaitu menghasilkan T flipflop
3. Bagaimana proses pengolahan data saat kondisi toggle?
Jawab:
Kondisi toggle pada JK flip-flop terjadi ketika kedua input J dan K diberikan nilai logika 1 secara bersamaan. Proses pengolahan data saat kondisi toggle terjadi di JK flip-flop adalah
Pada kondisi awal, ketika flip-flop berada dalam keadaan stabil, output Q memiliki nilai 0, sedangkan output negasi Q' memiliki nilai 1. Ketika input J dan K bernilai 1 secara bersamaan, terjadi kondisi toggle. Selama kondisi toggle, output saat ini (Q) akan menjadi input untuk keadaan berikutnya. Jika pada saat toggle output Q memiliki nilai 0, maka pada keadaan berikutnya Q akan berubah menjadi 1. Sebaliknya, jika output Q pada saat toggle memiliki nilai 1, maka pada keadaan berikutnya Q akan berubah menjadi 0. Output Q' selalu merupakan kebalikan dari output Q. Kondisi toggle akan berlanjut pada setiap siklus clock berikutnya, kecuali jika input J dan K berubah menjadi 0 secara bersamaan. Proses toggle ini akan terus berulang secara terus-menerus sampai ada perubahan pada input J atau K, atau terjadi perubahan pada sinyal clock.
7. Download[Kembali]
- HTML klik disini
- Simulasi Proteus klik disini
- Video Percobaan klik disini
- Datasheet IC 74LS112 klik disini
- Datasheet Switch klik disini
Tidak ada komentar:
Posting Komentar